[T2k]

idézet:

---

Ezt írta Supposed Former Infatuation Junkie:



CMP+SMT? 4 logikai CPU 1 tokban? ajjaj [/quote]

Mindez az en Tyan K8W-imben, azaz osszesen 8 logikai unit egy dual lapbol...

Apropo: uton van a quad mobo a Tyantol (serverlap) es az MSItol is (AGPvel!)

Ez tovabbi koltsegcsokkentes: a renderek pillanatnyilag gepenkent nezik a lajszenszet, nem CPUra...

[Haderach]

idézet:

---

Rive írta

Pl. a regiszterblokk a VE elejével és végével is kapcsolatban van. Emellé a memória-vezérlõvel is, valamint ehhez jön egy valag bypass. [/quote]

igen, én nem úgy értettem, hogy a CPU része között nincsen kapcsolat, de én valahogy úgy képzelem el, hogyha az órajel idõtartamát 1-nek vesszük, akkor mondjuk 0-0.1 közöttnem változik semmi. majd 0.1 és 0.9 között a részegyégek külön külön mindegyik beállítja a kapuit úgy ahogy kell, a kimeneti részekre megérkezik az eredmény, majd 0.9 és 1 között nem változik semmi, és így 0.9 és 1.1 között az elsõ órajel alatt elkészült adatokat átvehetik a különbözõ egységek további feldolgozásra. ez persze tudom, hogy egy nagyon leegyszerûsített gondolatmenet, aminek köze sem nagyon van a megvalósításhoz, de szerintem logikailag valahogy így mûködhetnek a CPUk. ekkor 0.1 és 0.9 között a részegysgek önállóan mûködnek, nem?
ui. nem szeretnélek bosszantani, nem azért írom.

[Rive]

idézet:

---

Ezt írta Supposed Former Infatuation Junkie:

Az allitas elso fele tautologia, a masodik fele igaz ugyan, de irrevelans:
- Az asszociativ resz 'lappangasi ideje' fugg attol, hogy mekkora meretu SRAM reszhez kell legyartani az asszociaciokat, illetve hogy mekkora az asszociacio parameterenek az ertekkeszlete.
- Az asszociativ resz altal meghajtott belso cimbuszra kirakott cimvezeteket az SRAM resz egyfelol tereheli, mareszt a ciminformaciot valahogy el kell vezetni az elemi cacheline cellakhoz.[/quote]

- Az asszociatív rész 'lappangási' ideje a tervezés alatt választott megoldástól függ.
- A core mérete még mindig - és még sokáig - az ehhez szükséges méretek alatt van. Ezen túl, jó lenne a pipeline-technikának nem csak azt az oldalát figyelembe venni, amikor feladat darabolásával párhuzamosíthatóvá tesszük azt.

[Rive]

idézet:

---

Ezt írta Miracle:
igen, én nem úgy értettem, hogy a CPU része között nincsen kapcsolat, de én valahogy úgy képzelem el, hogyha az órajel idõtartamát 1-nek vesszük, akkor mondjuk 0-0.1 közöttnem változik semmi. majd 0.1 és 0.9 között a részegyégek külön külön mindegyik beállítja a kapuit úgy ahogy kell, a kimeneti részekre megérkezik az eredmény, majd 0.9 és 1 között nem változik semmi, és így 0.9 és 1.1 között az elsõ órajel alatt elkészült adatokat átvehetik a különbözõ egységek további feldolgozásra. ez persze tudom, hogy egy nagyon leegyszerûsített gondolatmenet, aminek köze sem nagyon van a megvalósításhoz, de szerintem logikailag valahogy így mûködhetnek a CPUk. ekkor 0.1 és 0.9 között a részegysgek önállóan mûködnek, nem?
ui. nem szeretnélek bosszantani, nem azért írom.[/quote]

Valami efféle. A procik részegységei a legtöbb elemi feladatot aszinkron módon hajtják végre, a fokozatok közötti kapuk feladata a szinkron mûködés látszatának fenntartása. Itt persze ne feltétlenül a fõ futószalag egyes állomásaira gondolj: azokon belül is szükséges lehet szinkronizálás. Itt inkább áramköri egységekrõl van szó.

Továbbá: ma divat a fel- és lefutóélre külön szinkronizálni. Ilyen pl. a P4 egyik-másik integer-mûveletvégzõ egysége is, de hasonlóan mûködnek pl. a gyorsítótárai is.

[hvuk]

Az esetleges dual core-os AMD procik ügyében nézelõdtem és ezt az érdekes ábrát találtam.



Ez mondjuk már bõ 3 éves struktogram, így nem biztos, hogy a tényleges megvalósítás pont ilyen lesz, mindenesetre az AMD-s szabadalmak alapján valami hasonló várható. Érdekes, hogy az AMD megoldása valahol a HT és a tényleges dual core között található.

[Rive]

idézet:

---

Ezt írta hvuk:
Az esetleges dual core-os AMD procik ügyében nézelõdtem és ezt az érdekes ábrát találtam.
[IMG]
Ez mondjuk már bõ 3 éves struktogram, így nem biztos, hogy a tényleges megvalósítás pont ilyen lesz, mindenesetre az AMD-s szabadalmak alapján valami hasonló várható. Érdekes, hogy az AMD megoldása valahol a HT és a tényleges dual core között található.[/quote]

A dual-core mindenképpen a mag megduplázását jelenti: valószínûleg csak az L2 és az IMC lesz közös. A kép SMT-t ábrázol, a fiúk fentebb pedig SMT+dual core megoldásról beszélgetnek

[hvuk]

idézet:

---

Ezt írta T2k:


Mindez az en Tyan K8W-imben, azaz osszesen 8 logikai unit egy dual lapbol...

Apropo: uton van a quad mobo a Tyantol (serverlap) es az MSItol is (AGPvel!)

Ez tovabbi koltsegcsokkentes: a renderek pillanatnyilag gepenkent nezik a lajszenszet, nem CPUra... [/quote]

Öööööö... ezt vegyük megerõsítésnek vagy csak úgy írtál valamit, hogy minket hergeljél?

[hvuk]

idézet:

---

Ezt írta Rive:


A dual-core mindenképpen a mag megduplázását jelenti: valószínûleg csak az L2 és az IMC lesz közös. A kép SMT-t ábrázol, a fiúk fentebb pedig SMT+dual core megoldásról beszélgetnek [/quote]

A dual-core nem ugyanaz a kategória, mint a terhesség. Egy kicsit nem lehetsz terhes, de egy ugyanez a dual core-ra már nem igaz.

Magyarán, ami fent van az már nem SMT, de még nem az igazi vérbõ dual core. A kettõ között van valahol. Persze ha igaz, amit a fiúk írnak, akkor mégsem így lesz.

[Rive]

idézet:

---

Ezt írta hvuk:
A dual-core nem ugyanaz a kategória, mint a terhesség. Egy kicsit nem lehetsz terhes, de egy ugyanez a dual core-ra már nem igaz.

Magyarán, ami fent van az már nem SMT, de még nem az igazi vérbõ dual core. A kettõ között van valahol. Persze ha igaz, amit a fiúk írnak, akkor mégsem így lesz.[/quote]

???

Az 'SMT' terminus csak annyit mond, hogy egy core két szálat hajt végre szimmetrikusan, de bizonyos, a core-hoz tartozó erõforrások közös, megosztott használatával. Ennek megvalósítása tetszõleges. A fenti kép egy olyan procit ábrázol, ami két utasításszálat kezel dedikált VE- és regiszterblokkokkal, VÁ-val. Az ICache, a DCache, a decoding, b. prediction, az L/S, a memória-interface közös. A képen látható cucc egy szép, erõs SMT.

A dual-core minden további nélkül takarhat két ilyen core-t egy tokban, közös L2-vel és IMC-vel.

Amirõl a fiúk beszélnek, az ez utóbbi.

[AzErdos[TM]]

Offtopic:
Welcome back T2K! It's nice to see ya!
Mesejjel meg nekunk azokrol a gepekrol

Ontopic:
Erdekes Intel Compiler 'trukkozes'?? [url="http://"http://www.aceshardware.com/forum?read=115057634"]http://www.aceshardw...?read=115057634[/url]
Eredeti link: [url="http://"http://groups.google.ca/groups?hl=en&lr=&ie=UTF-8&oe=UTF-8&selm=a13e403a.0402091438.14018f5a%40posting.google.com&rnum=1"]http://groups.google...ogle.com&rnum=1[/url]

SUN & AMD: [url="http://"http://www.aceshardware.com/forum?read=115057594"]http://www.aceshardw...?read=115057594[/url]
Itt lehet bevasarolni ha sok a penze valakinek (vegyen nekem is egyet ) [url="http://"http://www.sun.com/servers/entry/v20z/"]http://www.sun.com/servers/entry/v20z/[/url]

[special]

idézet:

---

Ezt írta Supposed Former Infatuation Junkie:



CMP+SMT? 4 logikai CPU 1 tokban? ajjaj [/quote]

Miért? Nincs ebben semmi csuda, a Montecito is ilyen lesz 2005 nyarán.

[Rive]

idézet:

---

Ezt írta special:
Miért? Nincs ebben semmi csuda, a Montecito is ilyen lesz 2005 nyarán.[/quote]

Amit nem tudok: az Intel eddig azért (is) erõltette a sokutas gyorsítótárakat, mert két kód adatait kellett párhuzamosan kiszolgálnia. Vajon egy SMT inplementálása az AMD-t is erre készteti majd?

[ 2004. február 11.: Rive szerkesztette a hozzászólást ]

[special]

idézet:

---

Ezt írta Rive:


Amit nem tudok: az Intel eddig azért erõltette a sokutas L1-et, mert két kód adatait kellett párhuzamosan kiszolgálnia. Vajon egy SMT inplementálása az AMD-t is erre készteti majd?[/quote]

Az odáig tiszta sor, hogy a CMP miatt az IMC-n és az L2-n kívül mindent duplikálni, tükrözni kell. Viszont az SMT miatt, ha lesz, a hatékonyság miatt érdemes lenne a Pentium 4-hez hasonlóan néhány dolgot dinamikusan vagy statikusan megosztani, esetleg duplikálni.(Csak hangosan gondolkodom). Nyilván, hogy az L1 cache asszociativitásának növelése is ehhez egy megfelelõ lépés. Viszont nem valószínû, hogy nagyobb L1 cache-eket kapna, azok már így is bazi nagyok. Nem tudom elõbbi mekkora probléma a design szempontjából.

[hvuk]

idézet:

---

Ezt írta Rive:


???

Az 'SMT' terminus csak annyit mond, hogy egy core két szálat hajt végre szimmetrikusan, de bizonyos, a core-hoz tartozó erõforrások közös, megosztott használatával. Ennek megvalósítása tetszõleges. A fenti kép egy olyan procit ábrázol, ami két utasításszálat kezel dedikált VE- és regiszterblokkokkal, VÁ-val. Az ICache, a DCache, a decoding, b. prediction, az L/S, a memória-interface közös. A képen látható cucc egy szép, erõs SMT.

A dual-core minden további nélkül takarhat két ilyen core-t egy tokban, közös L2-vel és IMC-vel.

Amirõl a fiúk beszélnek, az ez utóbbi.[/quote]

Szerintem vitatkozzál inkább a Chip Architect-el! Õk úgy látják, hogy ez a megoldás több, mint az Alpha SMT-je, de kevesebb, mint az IBM dual core-ja.

idézet:

---

The micro-architecture shown in the AMD patents have been stable the last few years and clearly belong to AMD's current flagship the Athlon. It has been publicly disclosed that the SledgeHammer will have two cores. Basically this could mean that there will be 2 processors on the die with a shared level 2 cache and memory interface. This is the approach followed in IBM's Power 4 server processor and provides two way multiprocessing on chip. Another approach which looks very promising is that of Compaqs EV8 or 21464 Simultaneous Multi Threading processor. It seems that this processor will double the processing resources of its current 21264. Revolutionary is the ability to do 4-way multithreading. It can run up to 4 threads at the same time with four program counters. Instructions from various thread travel down the pipeline and divide the processor resources. Alternatively a single thread may have the huge amount of processing resources for itself alone and run far faster than on any other uni-processor. That is: if and only if it's code contains a sufficient amount of ILP (Instruction Level Parallelism) That is often not the case and it would normally be not economical to put so much hardware into a uni-processor. SMT (Simultaneous Multi Threading) however provides the best of both worlds. It provides multiprocessing whereby the processors execution units are used with maximum efficiency but it can also operate as a shamelessly huge uni-processor. AMD's new micro-architecture seems to fit somewhere between these two approaches. Exactly what it can and can't do will probably become clearer when more and more patents arrive. [/quote]

[special]

Tehát nem duplikálnak mindent, csak ami az SMT-t kiszolgálja? Csak SMT logikai threadekkel? Végülis, AMD gazdaságos felépítés. Viszont azt nem hívhatjuk CMP-nek, tehát nem dual-core lesz, hanem egy "nagy" core SMT-vel.

[ 2004. február 11.: special szerkesztette a hozzászólást ]

[Rive]

idézet:

---

Ezt írta hvuk:
...[/quote]

Szerintem inkább olvasgass még egy kicsit.

Egyrészt a fiúkat az elsõ oldalon, az SMT és dual-core -ról, másrészt az általad idézett szöveget, sokszor.

Az ugyanis abszolut korrekt: a 'közbeesés'-t két konkrét architektúra közé rakja, nem valami általános SMT és dual-core közé. Tetszik vagy sem: az ábra egy SMT. Nagyon erõs, de ettõl függetlenül az.

[Rive]

idézet:

---

Ezt írta special:
Tehát nem duplikálnak mindent, csak ami az SMT-t kiszolgálja? Csak SMT logikai threadekkel? Végülis, AMD gazdaságos felépítés. Viszont azt nem hívhatjuk CMP-nek, tehát nem dual-core lesz, hanem egy "nagy" core SMT-vel.[/quote]

A fiúk az elsõ oldalon SMT és dual-core -ról beszélnek. Az SMT lehet akár az is, amit az ábra mutat: a dual core ebbõl kettõ.

[special]

idézet:

---

Ezt írta Rive:


A fiúk az elsõ oldalon SMT és dual-core -ról beszélnek. Az SMT lehet akár az is, amit az ábra mutat: a dual core ebbõl kettõ.[/quote]

Elég merész lépés lenne egy SMT miatt kibõvített core-t duplikálni. De kétségtelenül nem kizárt. Csak akkor a yieldet megint adnak egy pofont egy ilyen "extra" komplex cpu miatt, és a mag sem lesz éppen kicsi.

[Rive]

idézet:

---

Ezt írta special:
Elég merész lépés lenne egy SMT miatt kibõvített core-t duplikálni. De kétségtelenül nem kizárt. Csak akkor a yieldet megint adnak egy pofont egy ilyen "extra" komplex cpu miatt, és a mag sem lesz éppen kicsi.[/quote]

Én úgy sejtem, egy ilyen mag kihozatalára valamikor jövõ év végén (esetleg 2006 tavaszán) van esély, 90 nanométeren. Hacsak nem botlottak valami olyan gubancba, ami miatt ezen a módon kénytelenek növelni a teljesítményt.

[ 2004. február 11.: Rive szerkesztette a hozzászólást ]

[hvuk]

idézet:

---

Ezt írta Rive:


Szerintem inkább olvasgass még egy kicsit.

Egyrészt a fiúkat az elsõ oldalon, az SMT és dual-core -ról, másrészt az általad idézett szöveget, sokszor.

Az ugyanis abszolut korrekt: a 'közbeesés'-t két konkrét architektúra közé rakja, nem valami általános SMT és dual-core közé. Tetszik vagy sem: az ábra egy SMT. Nagyon erõs, de ettõl függetlenül az.[/quote]

Ok, valóban félreértettem a dolgot.

Én azonban továbbra sem érzek generális különbséget az SMT és a dual core között. A különbség csak az, hogy honnan kezdik el duplázni a dolgokat.