Idézet: dezz - Dátum: 2007. márc. 29., csütörtök - 17:49
Nyilván nem az elnevezés volt a lényeg. Vajon az Inteles DBS kiterjed a legkisebb számú mag működtetésére (és a többi kikapcsolására), vagy pl. erre?
Azt javaslom, hogy mielőtt vitába állsz egy ilyen komplexitású témában, kicsit olvass utána.
A 2006 elején megjelent Core Duóval már biztosan el lehet érni, hogy az egyik mag deep sleep state-be lépjen, ehhez azonban szoftveres támogatás kell, értelemszerűen. De elképzelhető, hogy korábbi Intel vagy AMD DC chipek is képesek rá.
A fine grained clock gating technika az Intelnél 2003 elején debütált a Baniasszal (Pentium M), 130 nanométeren, az AMD ebben legfeljebb felzárkózik.
Idézet
Igen, irreleváns, amit az 1.-esben írsz
, mert így is gyakran válik szűk keresztmetszetté az FSB. A 1333MHz meg csak nemrég óta elérhető.
Nem irreleváns, csak tévedésből írtam oda az 1-est. Az 1333 MHz FSB a Woodcresttel debütált tavaly nyár elején, a Bensley már korábban támogatta, tehát új infrastruktúrát sem igényelt, és hogy a busz a szűk keresztmetszet, az látod sok workload alatt igaz lehet, ugyanakkor gyakorlatilag mindenben veri az Opteronokat.
Idézet
Oké, ez az elmélet, de a gyakorlat adott esetben lehet más. A két mag zavarhatja egymás L2 elérését.
Igen, elképzelhető olyan szituáció, ahol a konfliktus és a méretből és asszociativitástból fakadó relatíve magasabb késleltetés jelentette overhead teljestíménycsökkenéshez vezethet, ez viszont statisztikailag az x86-os chipek által lefedett kódok esetében bizonyára kisebbséget képeznek, különben az Intel nem döntött volna a bevezetése mellett, ami egyébként gyökeres cache-hierarchia áttervezést és extra ráfordítást igényel -- nem beszélve a gyárthtósági hátrányról, ami az Intel szempontjából #1 prioritás.
Az osztott cache előnye többek között a magasabb kihasználtság, a koherencia biztosítása és ezátal az ilyen jellegű forgalom csökkentése és a cache és magok rendelkezésre álló sávszélességének hatékonyabb kihasználása, továbbá az I/O logika is egyszerűbb lehet az 1 L2 port miatt, és nagyobb sebességek érhetőek el. Osztott cache-t alkalmaz egyébként a Power4 és a Power5 is, az UltraSPARC IV+ és a Niagara is. Az Itanium egyelőre nem, és úgy tűnik, a Tukwila is dedikáltakat alkalmaz majd -- hogy miért, az jó kérdés, talán mert a folyamatosan magas többszálú terhelés miatt egyenletes a terhelés a magok között. Erre gondoltam, mikor azt írtam, hogy a nem biztos, minden esetben megéri a befektetést az osztott felépítés. Persze jó kérdés, hogy akkor a többi nagy szerver MPU-tervező is miért döntött mellette, és az Intel miért nem -- talán hogy minél alacsonyabban tartsa a késleltetéseket. Mindenesetre úgy tűnik, erre halad mindenki.
Tekintve, hogy a modern processzorok architekturális tervezése számítógépeken zajlik, és az egyes megoldásokat szimulátorokkal tesztelik le, mielőtt legyártanák, az elmélet és a gyakorlat elég közel van egymáshoz.
Idézet
Ez nem feltétlenül jó kérdés, az Intel számára néha fontosabb a marketing.
Mindenkinek a marketing a legfontosabb, akinek nem, az megdöglik. Már a sugallt felvetésed is blőd.
Idézet
Bizonyára ez volt a legfontosabb, de ők más indokokat is írnak. Meg van itt valami olyasmi, hogy később a L2 v. a L3 valami más elektronikai megoldású lesz, és ahhoz is jobb ez a kialakítás, de ez most csak halványan rémlik.
Talán SRAM helyett tervezik eDRAM vagy ZRAM alkalmazását L3-nak.
A virtualizációval kapcsolatban régóta ismert a nested pages bevezetése. A kérdés a teljesítménybeli vonatkozása volt.
Szerkesztette: special 2007. 03. 31. 21:54 -kor
Súgó
A téma zárva.
no komment.
