[hvuk]

Idézet: SFIJ - Dátum: 2005. nov. 16., szerda - 11:00

az L3 keselyu rosszul hangzik..

Miért hangzik rosszul? Teljesen egyértelmûen szükség van rá a nagy socketszámú rendszereknél, ez szerintem annak a jele, hogy az Opteront az AMD feljebb pozícionálja. Tudod, ez az a lépés, ami után lehet könnyes búcsút venni az Itaniumtól.

Gondolom arra gondolsz, hogy az Opteron rászorul az L3 cache-re és ez baj. Nos szerintem nem rászorul (azaz valami hibát orvosol), hanem ez csak egyszerûen egy módja a teljesítmény növelésének.

[hvuk]

Idézet: Emvy - Dátum: 2005. nov. 16., szerda - 11:36

Arra gondolsz, hogy kezd kevés lenni a ram sávszél?

Egyébként szerintem elírás van az idézetben, 8 magig, és nem 8 foglalatig skálázódik, nem? Most csak a levegõbe beszélek, de nekem így lenne logikus.

Nem lesz kevés, hiszen DDR-3-as lesz, szerintem socketenként lesz vagy 20 Gbyte/sec körüli az átvitel. Két oka lehet: megnõ a latency és ennek elfedésére kell (szerintem e miatt aggodalmaskodik SFIJ), a másik, hogy 16+ (sõt 8+) socket számnál ez már létszükséglet. Szerintem ez utóbbi az ok.

Jelenleg az Opteron 8 socketig skálázódik, de 8 socketnél már a cache koherencia megörzése miatt nem igazán lineárishoz közeli a skálázódás.

[SFIJ]

Idézet: hvuk - Dátum: 2005. nov. 16., szerda - 11:37

Miért hangzik rosszul? Teljesen egyértelmûen szükség van rá a nagy socketszámú rendszereknél, ez szerintem annak a jele, hogy az Opteront az AMD feljebb pozícionálja. Tudod, ez az a lépés, ami után lehet könnyes búcsút venni az Itaniumtól.

Gondolom arra gondolsz, hogy az Opteron rászorul az L3 cache-re és ez baj. Nos szerintem nem rászorul (azaz valami hibát orvosol), hanem ez csak egyszerûen egy módja a teljesítmény növelésének.

nos amint egy adtanak sok masolata van egy rendszerben, ezeknek a masolatoknak a szinkronban tartasa egyre nehezebbe valik, a koherencia savszelt zabal. mivel a DD3 a jelen DDR-nel 4x nagobb savszelesseget jelent, mikozben a core-ok szama 4 re no csupan es a szimpla DDR is eleg 2 core kiszolgalasara en nem letom szukseget az L3 keselyuknek. Az Oteron amugyis NUMA szervezesu, igy nagyon L3 keselgetni nem kene. Persze jol johet ha keseled egy masik procc memoriabankjanak adatait, csak ugye akkor szinkronban kell tartani a RAM tartalmat, az L3 tartalmat es a mashova atkuldott L3 tartalmakat.

[hvuk]

A cikk szeritn az L3 cache (meg a mögöttes logika) azért van, hogy skálázható legyen a rendszer 16+ socketig. Ezt nem igazán értem, majd Elric talán tudja és megmondja jól.

Ami biztos, hogy nyilván oka van annak, hogy
1. ... minden high-end CPU bõven el van látva L3 cache-el
2. ... az AMD meglépi ezt. Hülye lenne szilíciumot pazarolni valamire, aminek nincs haszna. Ha meg gyorsul tõle a rendszer, akkor meg mi a baj?

[special]

most komolyan röhögök belül, mit adsz elõ hvuk az L3 kapcsán itt ahhoz képest, amit az itaniumos topikban mûvelsz a társasággal egyetemben.

[hvuk]

Idézet: special - Dátum: 2005. nov. 16., szerda - 13:47

most komolyan röhögök belül, mit adsz elõ hvuk az L3 kapcsán itt ahhoz képest, amit az itaniumos topikban mûvelsz a társasággal egyetemben.

Miért? Ott is ezt mondtam, nem emlékszek rá, hogy bármiben is ellentmondana egymásnak az ottani és az itteni mondanivalóm.

[special]

Idézet: hvuk - Dátum: 2005. nov. 16., szerda - 14:01

Miért? Ott is ezt mondtam, nem emlékszek rá, hogy bármiben is ellentmondana egymásnak az ottani és az itteni mondanivalóm.

Bocs, lehet meggondolatlanság volt csak úgy benyögni érzésbõl, pláne nincs idõm most ezzel egy újabb vitaszálat nyitni, de valamiért nekem úgy rémlik, egészen eddig az L3 egy lehúzó faktor a szemedben az IPF ellen az összehasonlításokban, miszerint nem csak a teljesítményt növeli jótékonyan, hanem nélküli az IPF single thread perfomansza a béka segge alatt van anélkül. Erre hoztál ugye 2,5 éves példákat, amelyek a lehetõségek szerint hardverszinten normalizálva úgy 15-20 %-kal maradnak el a mai teljesítményektõl (negatív Dell-faktor, compiler fejlõdése), én meg mutattam két lépcsõt, 1,5 -- 3 -- 9M, amelyek egyenként 10 % alatt növelnek, továbbá a Xeon teljesítményére nagyobb mértékben hat egy 1-->2 MB L3 növekedés, úgy 15 % körül.

Ehhez képest most az L3 hirtelen nem hibát orvosol, mint az IPF esetében, amelyet nem tudtál megmutatni, hanem kell a sok socketing skálázódáshoz, sõt ott minden architektúra el van látva jócskán L3-mal. Akkor kérdem én: baszki, az Itanium cache-hierarchiája nem ezért van úgy megszervezve, hogy sok socketig is skálázható legyen? Nem ezért kapott nagy L3-at, hanem a mikroarchitektúra vélt gyengesége miatt? Úristen, most komolyan. Tényleg nem érzed az ellentmondást? Elég nekem egy nem, nem kell kifejteni, annyira nem érdekes.

[bogdan]

Idézet: special - Dátum: 2005. nov. 16., szerda - 15:16

de valamiért nekem úgy rémlik, egészen eddig az L3 egy lehúzó faktor a szemedben az IPF ellen az összehasonlításokban, miszerint nem csak a teljesítményt növeli jótékonyan, hanem nélküli az IPF single thread perfomansza a béka segge alatt van anélkül.

Ehhez képest most az L3 hirtelen nem hibát orvosol, mint az IPF esetében, amelyet nem tudtál megmutatni, hanem kell a sok socketing skálázódáshoz,

igazabol az ellentmondas nem most van, hanem meg a regebbi vitatokban!

hvuk, ahogy irod is, akkor azt allitotta, hogy az Itaniumnak az L3 cache alapvetoen a savszelesseg problemainak feloldasahoz kell. (egyebkent ezt tobb kulfoldi elemzoportal is kifejtette, miszerint az Itanium 41 byte-os atlag utasitashossza es az x86-64 atlag 24 byteja kozotti kulonbsegbol adodik.)

akkor Te erre azt valaszoltad, hogy nem ezert, hanem a nagyfoku skalazas miatt van szukseg a nagy L3 cache-re. a magyarazatot (miszerint a skalazashoz kell a nagy L3 cache senki sem vitatta!), bar az ervedet nem fogadtak el.

most az AMD, nekem ugy tunik, csak es kizarolag azokba az Opteronokba rak L3cache-t, amik nagyfoku skalazodasra vannak tervezve (mondjuk nevezzuk 16xx csaladnak), es az L3 cache letjogosultsagat a Te erveddel magyarazza hvuk. most biztos, hogy nincs ellentmondas abban, amit mond, ha van is problema, az kizarolag az Itanium eseten, a Te erved elfogadasa vagy nem elfogadasa. szvsz erre a kerdesre az semmilyen relevanciaval nem bir. tenyleg.

[hvuk]

Nem, nem érzem az ellentmondást. Több ok miatt sem. Elõször is félreértettél, amikor én azt írtam, hgoy nem egy hiba elfedése miatt kell, akkor arra utaltam, hogy nem fog semmi olyan történni az Opteronnal, ami miatt a teljesítmény leesését kompenzálni kellene egy L3 cache-el. Nyilván a sok processzoros rendszerekhez kell az L3 cache, errõl nem lehet vitát nyitni, ott nagyon jól jön.

Ami a másik részét illeti: a gond ott van, hogy az Itanium abszolút teljesítménye kevés, ha nincs alatta L3 cache. A konkurenciához képesti teljesítménye, nem pedig a saját magához képest. És írtam is, hogy az Opteron számára lényegesen kisebb gyorsulást jelent kevés socketes rendszerek esetén, ha berakunk egy L3 cache-t. Vagy megfordítva: kevés teljesítménycsökkenést jelentene, ha benne lenne és kivennénk. Ugyanekkor ez a kivét az Itanium esetén nagyon leejtené a teljesítményt.

Erre van példám is, pl. ez a 1.5M L2 cache-el és ez a 3M L2 cache-el szerelt modell között FP-ben 15.7% a differencia, míg INT esetben 9.3% a különbség. Képzeld el, hogy mi lenne, ha elhagynák az L3 cache-t!

Mellesleg amikor ez régebben felmerült, akkor elsõsorban a desktopra történõ Itanium bevezetésrõl beszéltünk és ebbõl a szempontból mondtuk, hogy az L3 cache létszükséglet az Itaniumnak.

[hvuk]

Idézet: bogdan - Dátum: 2005. nov. 16., szerda - 14:30

hvuk, ahogy irod is, akkor azt allitotta, hogy az Itaniumnak az L3 cache alapvetoen a savszelesseg problemainak feloldasahoz kell. (egyebkent ezt tobb kulfoldi elemzoportal is kifejtette, miszerint az Itanium 41 byte-os atlag utasitashossza es az x86-64 atlag 24 byteja kozotti kulonbsegbol adodik.)

akkor Te erre azt valaszoltad, hogy nem ezert, hanem a nagyfoku skalazas miatt van szukseg a nagy L3 cache-re. a magyarazatot (miszerint a skalazashoz kell a nagy L3 cache senki sem vitatta!), bar az ervedet nem fogadtak el.

Ebben erõteljesen van igazság. Ha ugyanis megnézzük, hogy a 1.5 megás és a 3 megás közötti különbség nagyobb rendszereknél hogyan alakul, akkor meglepõdve látjuk, hogy kb. megmarad köztük a sebességkülönbség.

Például ez a 16 processzoros 1.5 megás rendszer és e között a 16 processzoros 3 megás rendszer között FP-ben 12.3% differencia van, azaz még csökkent is a különbség! Int esetben azonban nõtt a differencia, 11.3%-ra a 9.3-ról.

[SFIJ]

Idézet: special - Dátum: 2005. nov. 16., szerda - 13:47

most komolyan röhögök belül, mit adsz elõ hvuk az L3 kapcsán itt ahhoz képest, amit az itaniumos topikban mûvelsz a társasággal egyetemben.

kikerem magamnak en koherensen L3 keselyu ellenes vagyok

[hvuk]

Hogy másról is legyen szó, most volt az AMD elemzõi napja és érdekes dolgokat mondtak a fenti infókon kívül is a jó munkásememberek. Itt van rögtön egy-két érdekes slide a piaci folyamatokról:


[ Kattints ide a teljes méretû képhez ]


[ Kattints ide a teljes méretû képhez ]


[ Kattints ide a teljes méretû képhez ]

Ezen az oldalon fent van a teljes slide széria.

[SFIJ]

Idézet: special - Dátum: 2005. nov. 16., szerda - 14:16

Bocs, lehet meggondolatlanság volt csak úgy benyögni érzésbõl, pláne nincs idõm most ezzel egy újabb vitaszálat nyitni, de valamiért nekem úgy rémlik, egészen eddig az L3 egy lehúzó faktor a szemedben az IPF ellen az összehasonlításokban, miszerint nem csak a teljesítményt növeli jótékonyan, hanem nélküli az IPF single thread perfomansza a béka segge alatt van anélkül. Erre hoztál ugye 2,5 éves példákat, amelyek a lehetõségek szerint hardverszinten normalizálva úgy 15-20 %-kal maradnak el a mai teljesítményektõl (negatív Dell-faktor, compiler fejlõdése), én meg mutattam két lépcsõt, 1,5 -- 3 -- 9M, amelyek egyenként 10 % alatt növelnek, továbbá a Xeon teljesítményére nagyobb mértékben hat egy 1-->2 MB L3 növekedés, úgy 15 % körül.

Ehhez képest most az L3 hirtelen nem hibát orvosol, mint az IPF esetében, amelyet nem tudtál megmutatni, hanem kell a sok socketing skálázódáshoz, sõt ott minden architektúra el van látva jócskán L3-mal. Akkor kérdem én: baszki, az Itanium cache-hierarchiája nem ezért van úgy megszervezve, hogy sok socketig is skálázható legyen? Nem ezért kapott nagy L3-at, hanem a mikroarchitektúra vélt gyengesége miatt? Úristen, most komolyan. Tényleg nem érzed az ellentmondást? Elég nekem egy nem, nem kell kifejteni, annyira nem érdekes.

special teljesen igazat kell, hogy adjak veled. hvuk belefutott egy 2 lab jo - negy lab rossz problematikaba.

en tovabbra is tartom, hogy az implemental L3 keselyuket aki ugy erzi, zsenge a buszanak a savszelessege. ha a kov opteronnak is kell az L3 keselyu, akkor ottis nagyon felrement valami a design-nal, annal is inkabb, hogy ne feledjuk ay Itanium eredendoen UMA es nem NUMA architektura. es az UMA-saga es a gyikfingnyi busza miatt ott indokolhato az L3$

[hvuk]

Na, van még itt egy-két érdekes kép! Például itt van rögtön ez, amitõl az Itanium fanok nem fognak túl jól aludni! .D


[ Kattints ide a teljes méretû képhez ]

Javaslom különleges figyelemmel olvasgatni a "scale-up (32P+)", az "Enhanced RAS", az "I/O Virtualization" és a "Fault Tolerant I/O" kifejezéseket. Meg a "New core"-t, amit ugyan nem részleteztek, így nem igazán tudjuk, hogy mi az, mindenesetre ekkoriban fog jönni a 4 magos CPU, bár szerintem nem egyszerûen ezt nevezték "new core"-nak.

[hvuk]

Idézet: SFIJ - Dátum: 2005. nov. 16., szerda - 14:59

special teljesen igazat kell, hogy adjak veled. hvuk belefutott egy 2 lab jo - negy lab rossz problematikaba.

en tovabbra is tartom, hogy az implemental L3 keselyuket aki ugy erzi, zsenge a buszanak a savszelessege. ha a kov opteronnak is kell az L3 keselyu, akkor ottis nagyon felrement valami a design-nal, annal is inkabb, hogy ne feledjuk ay Itanium eredendoen UMA es nem NUMA architektura. es az UMA-saga es a gyikfingnyi busza miatt ott indokolhato az L3$

Nem futottam én bele semmibe.

Azt magyarázd meg, hogy ha szerinted nem kell L3, akkor miért van mégis az összes high-end CPU tele L3-al:
- Power5: 24 mega
- UltraSparc-IV+: 32 mega
- Itanium: 9 mega

Egyedül a Fujitsu processzorában nincsen L3 cache. Na most, például a Power5 nem arról híres, hogy sávszélességlimitált lenne, és mégis van nekije L3 cache-e. Persze lehet, hogy ezek a proci fejlesztõk mind hülyék amiért nem hozzád jártak képzésre.

[special]

Idézet: hvuk - Dátum: 2005. nov. 16., szerda - 14:36

Ami a másik részét illeti: a gond ott van, hogy az Itanium abszolút teljesítménye kevés, ha nincs alatta L3 cache. A konkurenciához képesti teljesítménye, nem pedig a saját magához képest. És írtam is, hogy az Opteron számára lényegesen kisebb gyorsulást jelent kevés socketes rendszerek esetén, ha berakunk egy L3 cache-t. Vagy megfordítva: kevés teljesítménycsökkenést jelentene, ha benne lenne és kivennénk. Ugyanekkor ez a kivét az Itanium esetén nagyon leejtené a teljesítményt.

Erre van példám is, pl. ez a 1.5M L2 cache-el és ez a 3M L2 cache-el szerelt modell között FP-ben 15.7% a differencia, míg INT esetben 9.3% a különbség. Képzeld el, hogy mi lenne, ha elhagynák az L3 cache-t!

Mellesleg amikor ez régebben felmerült, akkor elsõsorban a desktopra történõ Itanium bevezetésrõl beszéltünk és ebbõl a szempontból mondtuk, hogy az L3 cache létszükséglet az Itaniumnak.

Erre nekem nincs idegzetem, sem idõm.

1. A konkurencia a RISC.
2. Nehezen állom meg, hogy ne káromkodjak: az L3-at nem veheted csak úgy el, és mondhatod, hogy nalám, hogy visszaesett a teljesítménye, ugyanis az nem egy utólag odaragasztott valami, mint a például Xeonok esetében. Hanem az egész cache-hierarchia from the scrath az L3 meglétét feltételezve született meg. Teljesen nyilvánvaló, hogy ha 1-2 utas gépekbe külön design készülne, nemcsak a cache-t tiltanák le, akkor másmilyen szervezésû lenne. Húha mekkora ötletem van: az L2 cache-ek nagyobbak lennének talán?
3. A két példád közül a 3 megás gépben már újabb verziojú compilerrel forgattak, így a különbségeid teljesen irrelevánsak, ráadásul a Dell gépek nagyon szarul teljesíttek a konkurenciához képest, míg voltak, tehát eleve a hardver/szoftvereszközök finomhangoltsága eléggé megkérdõjelezhetõ.

[SFIJ]

Idézet: hvuk - Dátum: 2005. nov. 16., szerda - 15:34

Nem futottam én bele semmibe.

Azt magyarázd meg, hogy ha szerinted nem kell L3, akkor miért van mégis az összes high-end CPU tele L3-al:
- Power5: 24 mega
- UltraSparc-IV+: 32 mega
- Itanium: 9 mega

Egyedül a Fujitsu processzorában nincsen L3 cache. Na most, például a Power5 nem arról híres, hogy sávszélességlimitált lenne, és mégis van nekije L3 cache-e. Persze lehet, hogy ezek a proci fejlesztõk mind hülyék amiért nem hozzád jártak képzésre.

power5: offchip L3$, a koherencia domainban dolgozik a RAM-hoz kozel. USIV: offchip L3$, szinten a koherencia domainban dolgozik a RAMhoz kozel. Mind power mind US esetben a koherencia modul 4 CPU-bol all. Tovabbi megjegyezendo es nem elhanyagolando dolog, hogy mind a Power5 mind az USIV a koherenciadomain-on belul UMA, kozos RAM-bol dolgozik, mig az Opteron mar chip szinten NUMA, minden chip dedikalt RAM bankokkal felszerelve. ha jol ertettem Elric post-jat a koherencia-domainok kozti memforgalmat (a directory elvut) es igy az L3 keselyut az inetlligens chipset (i/O) proci, crossbar kezeli le, mig az opteron eseteben ez az intelligencia a processzorban leleheto fel (onchip). Opteron eseten a koherencia domain maga a processzor, a RAM access koherensencia a HT linkeken beszelodik le. Nem allitom, hogy teljesen ertelmetlen az on-die L3$, de mivel a DDR3 a jelen DDR memesavszelenek a 4x eset adja, erosen gondolodoba esek felette. Mind USIV mind Power5 esetben arrol van szo, hogy az L3$ a crossbarhoz kapcsolodik valahogy es azert kell, hogy a 2-4 chip altal megnovekedo buszforgalmat a lassu DRAM interfesz felol segitse. De a DDR3 miatt nem latok az Opteron eseten olyan IO bottleneck-et ami megnehezitene a 4 core/chip kiszolgalasat csupan az integral IMC segitsegevel.

Szerkesztette: SFIJ 2005. 11. 16. 16:03 -kor

[hvuk]

Idézet: SFIJ - Dátum: 2005. nov. 16., szerda - 15:48

power5: offchip L3$, a koherencia domainban dolgozik a RAM-hoz kozel. USIV: offchip L3$, szinten a koherencia domainban dolgozik a RAMhoz kozel. Mind power mind US esetben a koherencia modul 4 CPU-bol all.

Ez mennyiben mond ellen annak amit én mondtam? Segítek: semmiben. Azt mondtam, hgoy a high-end CPU-knál szükséges és ez ezt nem cáfolja meg. Ezeknek a CPU-knak is szükségük van az L3-ra.

Én nem beszéltem arról, hogy on-die vagy off-die-e az L3. Ráadásul arról sem volt szó, hogy az Opteronban milyen lesz. Viszont arról szó volt a hírekben, hogy a 8+ processzoros szerverekben történõ skálázódáshoz kell.

[hvuk]

Idézet: special - Dátum: 2005. nov. 16., szerda - 15:39

Erre nekem nincs idegzetem, sem idõm.

1. A konkurencia a RISC.
2. Nehezen állom meg, hogy ne káromkodjak: az L3-at nem veheted csak úgy el, és mondhatod, hogy nalám, hogy visszaesett a teljesítménye, ugyanis az nem egy utólag odaragasztott valami, mint a például Xeonok esetében. Hanem az egész cache-hierarchia from the scrath az L3 meglétét feltételezve született meg. Teljesen nyilvánvaló, hogy ha 1-2 utas gépekbe külön design készülne, nemcsak a cache-t tiltanák le, akkor másmilyen szervezésû lenne. Húha mekkora ötletem van: az L2 cache-ek nagyobbak lennének talán?
3. A két példád közül a 3 megás gépben már újabb verziojú compilerrel forgattak, így a különbségeid teljesen irrelevánsak, ráadásul a Dell gépek nagyon szarul teljesíttek a konkurenciához képest, míg voltak, tehát eleve a hardver/szoftvereszközök finomhangoltsága eléggé megkérdõjelezhetõ.

Már õszintén fogalmam sincs mi a francról vitatkozunk, de biztos igazad van.

1. Igen, jelenleg a konkurenaciája a RISC. De szerinted ez meddig marad így? Max. 1-2 évig.
2. Ez triviális. És? Nem errõl szólt a vita.
3. Hoztam Altixokat is. Nyilván azok is szarul optimalizáltak, nem?

Na mindegy, hagyjuk a fenébe, ennyire engem nem érdekel a dolog.

[SFIJ]

Idézet: hvuk - Dátum: 2005. nov. 16., szerda - 15:56

Ezeknek a CPU-knak is szükségük van az L3-ra.

szukseguk van, mert az opteronnal lenyegesen gyengebb a DRAM interfeszuk a chisetben. altalaban 512bites a ram buszuk es tipikusan SDR100-as modulbol hasznalnak 8 db 64 bites bankot egyszerre.

Idézet: hvuk - Dátum: 2005. nov. 16., szerda - 15:56

Én nem beszéltem arról, hogy on-die vagy off-die-e az L3. Ráadásul arról sem volt szó, hogy az Opteronban milyen lesz. Viszont arról szó volt a hírekben, hogy a 8+ processzoros szerverekben történõ skálázódáshoz kell.

Ezt csak ugy tudom elfogadni, ha ervekkel alatamasztod az okot operon esetben. amig ezt nem teszed addig csak az #isteni kinyilatkoztatas# mezsgyejen mozogsz.

Tehat: USIV es Power 5 esetben a jelen opteron memsavszelenek 2x-ese all rendelkezesere 4 core-ra, mig jelenleg az opteron max 2 core-ral dolgozik ( a DDR 2x-os savszel az SDR-hez kepest, tovabba az opteron kontrollere dualos, igy 4x SDR a savszel, szemben az USIV/Power5 8x SDR-jehez kepest). Ha a jovo opteronk DDR3-mal jonnek, akkor SDRx16 lesz a memsevszeluk 4 core-ra (DDR3=SDRx8, mindez dualban), mig az USIV es Power5 SDRx8-at tud 4 chipre. Ez az, ami miatt nem erzem indokoltank az L3 keselyut.

Szerkesztette: SFIJ 2005. 11. 16. 16:49 -kor