[bogdan]

nem az a gond, hogy nehez a nem tervezett atallast levezenyelni, hanem az, hogy nem volt betablazva az az atallas! es persze nem attol lesz valami lazalom, hogy Te annak titulalod..
chipset mellesleg mar regesreg van, X3 a neve. boven ki tudja futni alatta a 4 magos is magat.
"(Amúgy egy hipotetikus 4 socketes dual ngma xeon a _jelenlegi_ mp-chipsetben lényegében annyit tudna, mintha egy bensley-be beletennél egy 4 magos clovertown-t. Akkor meg mindek?)" 32 utas DC core architektura? szerintem azert az egeszen jo lehet!
ja, es persze valoban, magszam szerint ugy tunik, mintha valoban gond lenne, csakhat azt az aprocska architekturavaltast hagytad ki, ami ami a savszelessegerzekeny netburst-ot es a sokkal toleransabb, raadasul adott a dupla cache/core.. hogy az uj chipsettel jobb lesz? persze. de hogy a mostanival is nagysagrendekkel jobb rendszert kapnank egy tobbutas szerverbe az is biztos. de valami miatt meg sem koll ez a penz a cegnek.. vajon miert?

Szerkesztette: bogdan 2007. 04. 16. 11:50 -kor

[d n . r]

Idézet: bogdan - Dátum: 2007. ápr. 16., hétfõ - 12:48

vajon miert?

Leírtam: "egyáltalán nem triviális (sem technikailag, sem _gazdaságilag_ (pl. Tulsa fejlesztése, aminek így is sokkal rövidebb lesz a ciklusa a kívánatosnál) levezényelni egy elõre _nem_ tervezett netburst-core termékportfólió-átállást."
Ennek semmi köze az Itaniumhoz, ez színtisztán az Intel x86 portfóliójának (azaz a bedõlt netburst-vonalnak) a problémája.
(szépen látszott ugyanez a dual socket dual core xeonok esetében is (háromféle DC Xeon 1 éven belül)

[bogdan]

en is leirtam: a problema az atalas "nem tervezese"!
mert azt nem mondhatod most, hogy a Netburst-rol valo atallas, mint olyan, mar ne lenne tervezett, max azt, hogy ebben a szegmensben nem mostanra terveztek. na EZ a baj!

[d n . r]

Idézet: bogdan - Dátum: 2007. ápr. 16., hétfõ - 13:21

max azt, hogy ebben a szegmensben nem mostanra terveztek. na EZ a baj!

Szerinted én mi másról beszéltem eddig?
És persze, hogy ez baj (meg is látszott/látszik a pénzügyi mutatókon).

[bogdan]

szerintem Te eddig a "nem tervezett atallas nehezsegeirol" beszeltel. en viszont NEM. szerinted en mirol beszelek? mert akkor ugy tunik azt nem erted..

[Balu01]

AMD Talks Details on K10

egy kis olvasmány

[d n . r]

Idézet: bogdan - Dátum: 2007. ápr. 16., hétfõ - 13:47

szerinted en mirol beszelek?

?
Itt írod:

Idézet

ebben a szegmensben nem mostanra terveztek

Én meg ugyanezt mondom. Mi másra érteném a nem-tervezettséget, mint az idõpontra? Mi másra utalna a _bedõlt_ netburst-vonal? A _rövid_ Tulsa termék-ciklus? Próbald már meg _értelmezni_ is, amit írok...

[bogdan]

persze, hogy ezt mondod. en meg mondtam, hogy pontosan ez a problema!

[dezz]

Idézet: Balu01 - Dátum: 2007. ápr. 16., hétfõ - 13:10

AMD Talks Details on K10

Naszóval:
"K10 will introduce a shared L3 cache while the individual cores have dedicated L1 and L2 caches. As long as requested data lies in L1, it can be directly loaded. This also works if the data lies in the L1 cache of another core, in which case the communication works via the crossbar switch."

Hoppá! Ez majdnem olyan, mintha a L1 is shared lenne...

Szerkesztette: dezz 2007. 04. 17. 15:45 -kor

[bogdan]

azzal az "apro" problemaval, hogy lassabban jut az adathoz, mintha akar az L3 cache-en lenne!

[dezz]

Idézet: bogdan - Dátum: 2007. ápr. 17., kedd - 17:14

azzal az "apro" problemaval, hogy lassabban jut az adathoz, mintha akar az L3 cache-en lenne!

Miért is?

[bogdan]

talan mert meg az L3 cache is kozelebb van..

ugye nem kerulte el a figyelmedet, hogy a masik processzor L1-et a crossbaron keresztul szolitja meg? (bar szamomra zavaros ez az egesz, inkabb hinnem, hogy raadasul a masik processzortol keri el, nem is egyenesen a cache-bol szedi.. de majd akik jobban ertenek hozza pontositanak.)

[dezz]

Nem kerülte el, és lehetséges, hogy tényleg L1_A->L2_A->L3_A->crossbar->L3_B->L2_B->L1_B->mag_B az útvonal, de nekem inkább úgy jött le, hogy valami áthidalás van ilyenkor. Meglátjuk.

Viszont azt nem értem, miért kellene a másik magtól elkérni az adatot, amikor ezeket a dolgokat a cache-vezérlõ(k) intézi(k), amik itt, monolítikus cucc lévén szoros kapcsolatban állhatnak egymással, vagy akár egybefüggõ áramkör is lehet. (Talán véletlenül írtál procit a mag helyett, de a helyes terminológia szerint az egész cucc a proci.)

Szerkesztette: dezz 2007. 04. 17. 19:43 -kor

[bogdan]

szerintem a crossbar az L3 elott van! es nincs athidalas, mert nem is lehet! csak a crossbar az, amin keresztul egymashoz szolhatnak..
amugy ezt Te idezted: "in which case the communication works via the crossbar switch."
hogy miert gondolom, hogy a CPU-tol keri el? (legyen cpu, ha a "proci" nem tetszik. a lenyeg, hogy annak ez esetben aktivan reszt kene vennie..) nemtom.. csak egy felvetes volt, nem tudom, igazabol kerdeztem. ennyire nem ertek hozza.

Szerkesztette: bogdan 2007. 04. 17. 20:11 -kor

[dezz]

Nos, a L3 eleve shared, akkor miért lenne szükség a crossbaron keresztül küldeni, ami az általad vázolt esetben egy újabb lépcsõ megmászása? Ezért gondolom én azt, hogy a crossbar rendelkezik vonalakkal legalábbis a L3 fölé is, vagy akár közvetlenül a L1-hez is.
(A CPU még rosszabb, mint a proci, akkor inkább maradjon a proci, bár a legjobb talán a mag [bár abba meg sokszor beleértik a cache-eket is].)

Szerkesztette: dezz 2007. 04. 18. 12:26 -kor

[d n . r]

Idézet: dezz - Dátum: 2007. ápr. 18., szerda - 13:24

a legjobb talán a mag [bár abba meg sokszor beleértik a cache-eket is].)

Régebben Elric és/vagy Rive írta (asszem az Itanium-topicban), hogy a magba az L1 cache-ig bezárólag értendõek a dolgok.

[SFIJ]

Idézet: bogdan - Dátum: 2007. ápr. 17., kedd - 20:09

szerintem a crossbar az L3 elott van!

de ekkor nem logikus, hogy az L3-tol kerje el az adatot?

[bogdan]

attol fugg, hogy write-through, vagy sem. mivel az amd mindig is exkluziv volt, a valasz hatarozottan NEM. ott ugyanis nincs benne. de a felvetesed nagyonis jogos: ez legalabb megmagyarazza, hogy miert volt fontos ezt kiemelni. igy lesz a hatranybol (szemben az Intellel, ahol az inkluziv cache miatt az osztott L2-ben benne van az L1 is) PR elony!

dezz: nagyon furcsakat irsz... ez nem lego, hogy azt kotok ossze es azzal, amit csak akarok! nagyon pontosan definialva van, hogy ki kivel kommunikal, es ugyan precizen nincs elottem a blokkvazlat, de tuti, hogy az L3 az a "memoria resze", igy a crossbar utan  van csak ertelme rakni. ha a crossbar elott lenne, mikozben shared, akkor minek a crossbar kerdem en? gondolkozz el ezeken, es gyorsan nezz meg egy blokkvazlatot, mert van mit frissiteni, ugy erzem..

[dezz]

Ha elkerülte volna a figyelmedet, én vetettem fel elõször, amit SFIJ is kérdezett. De azért SFIJ jogos felvetése, én meg csak "nagyon furcsákat írok"!?

Részletesebb blokkvázlatot nem találtam, csak ezt:

Ebbõl úgy tûnik, a crossbar közelebb van a memóriához, mint a L3. Hogy akkor mégis minek? Mert pl. itt már 2 memóriavezérlõ van, és ott vannak a HT vonalak is.

Ha már frissítés, olvasd csak el figyelmesebben a imént belinkelt szöveg ide vonatkozó részét:
"K10 will introduce a shared L3 cache while the individual cores have dedicated L1 and L2 caches. As long as requested data lies in L1, it can be directly loaded. This also works if the data lies in the L1 cache of another core, in which case the communication works via the crossbar switch. In case requested data resides in the L2 cache, it will be loaded to L1 and then invalidated in L2 as AMD has an exclusive cache design. The L3 Cache, however, is not exclusive, but allows for a shared bit to be set. If a core loads data marked as shared, it will reside in the L3 cache and can be fetched by other cores as well."

Ebbõl - plusz az ábrából - arra lehetne következtetni, hogy legrosszabb esetben a másik mag L1-ébõl át kellene másolódnia az adatnak a L3-ba, sharedként, és onnan olvasná be az elsõ mag. Amit a crossbaros dologról írtam, csak ötletelés, hogy vajon miért mégis a crossbaron keresztül megy a dolog. Mellesleg, az, hogy "a crossbar rendelkezik vonalakkal legalábbis a L3 fölé is" majdnem ugyanaz, amit te mondasz, tahát hogy szerinted az egész crossbar a L3 fölött van... Én amúgy speciális esetekben aktivizálódó "fastpath" szerû vonalakról beszélek.

[special]

Ez így sok lesz. 611 milliós veszteség Q1, ez talán történelmi rekord is, de meg kell nézni 2002-t. Ebbõl 150 milliónyi kb. rendkívüli, egyszeri kiadás, a többi azonban üzemi.

http://investing.reuters.co.uk/news/articl...TS-UPDATE-2.XML

Részesedés a processzorpiacból, érték alapján, iSuppli becslés:

         Q3 '06   Q4 '06   Q1 '07
Intel    73.90%  75.70%   80.20%
AMD     16.70%  15.70%   11.10%

Szerkesztette: special 2007. 04. 19. 23:13 -kor