[hvuk]

Idézet: SFIJ - Dátum: 2005. okt. 4., kedd - 18:32

En regebb ota agalok a RAM es a CPU integralasarol. A cell egy batortalan lepes eziranyba, vagyis, hogy megnyitjuk a cache-t a programozhatosag fele. Lesz egy 4-8Mega fastram ami cimezheto es ebbe hozol be/ki trancakciokkal anaygot a lengyegesen lasabb DRAM-okbol.

Valami hasonlót képzelek el én is hosszabb távon, csak kicsit más felépítésben. Az én elképzelésem szerint a CPU egyben tartalmazni fogja a teljes memóriát is, a külsõ memória csak villámgyors virtuális memóriaként fog szolgálni. Megveszed az alaplapot, amiben lesz 1-4 slot a processzornak. A processzor cartridgeban lesz a fõ memória és ezek különbözõ kiszereltségekben lesznek kaphatóak. Mondjuk vehetsz olyat, hogy 4 mag, 1 GByte memória - x dollár, 4 mag 2 GByte - 1.5x dollár, 8 mag 2 giga - 3x dollár. És persze a többi slotba is vehetsz további processzor cartridge-okat. Nyilván a low-end lapokban csak egy cartridge-nak van hely, a szerver és a WS gépekben meg akár 4 vagy annál többnek. Persze a legvalószínûbb az, hogy ez az elképzelés komplett hülyeség. De az a lényeg, hogy a kitalálása alatt jót szórakoztam.

Idézet

A mostansag tulhajtott corsair csodak fesz emelessel, brutalis hutessel annyit ertek ell, hogy az elemi cella hozzaferesi idejet lenyomtak 60ns-rol 40 ns-ra. Amint tornazod felfele a CPU orajelet, a szakadek a ciklusido es a RAM access time kozott eszkalalodik. A RAMBUS segit a streaming tipusu hozzaferes esetere, de csak a latency oriasira novelese aran.

Na, ez a vastag betûvel kiemelt rész az, ami mostanában nem nagyon teljesül. Jól látszik, hogy 3-4 éven belül sem fog az órajel 4 GHz fölé nõni, de meg merem kockáztatni, hogy 3.5 GHz fölé sem (kivéve NetBurst, de az halott). 2008-2009 környékén a quad core (esetleg 8 magos) processzorok lesznek a menõk 3 GHz környéki órajellel. Tehát a latency jelentõsége nem lesz akkora, mint amekkora maradt volna, ha a single core irányzat megmaradt volna. A sávszélesség viszont könnyen kevés lehet (azért egy 4 magos procinak már komoly sávszélességre van szüksége. Persze nyilván a latency is fontos lesz, meg a sok processzor miatt az is nõni fog némileg.

Szerkesztette: hvuk 2005. 10. 04. 22:50 -kor

[SFIJ]

Idézet: hvuk - Dátum: 2005. okt. 4., kedd - 22:49

A sávszélesség viszont könnyen kevés lehet (azért egy 4 magos procinak már komoly sávszélességre van szüksége. Persze nyilván a latency is fontos lesz, meg a sok processzor miatt az is nõni fog némileg.

látod és pont ez a baj. amint a 4 mag elkezd egyszerre eszeveszetten kurkászni a külsõ DRAM-ban, térdre kényszeríted a rambos-szerû adatbuszt. a beépített mux-ok adta hatalmas sáavszélesség egyben iszonyatnagy latencyvel párosul. tehát az elv az, hogy ez elején egy nagy hörpintés a cache-be, utána tranzakcióalapú mikrotranszferek. a lényeg az, hogy a molyoló rutin lehetõleg benn legyen a cache-ben és értelmes, kezelhetõ méretû data chunk-okon dolgozzon. a membusz forgalmát minimalizálni kell, mert a töltések visszafogják a processzort.

a dualcore opteron pont azért sikeres, mert a hammer core eleve takarékos a sávszél tekintetében. a dualbank memcontroller csak 10%-nyi throughput növést hozott 1 core-ra vetítve, így a meglévõ dulabank controller ki tud érdemi veszteségek nélkül szolgálni 2 core-t is, alacsony latency.vel. de 4 core esetén már katasztrófális lenne a performance loss. a quad bank, az interconnetctek iszonyat magas száma miatt meg kivitelezhetetlen, igy go RAMBUS.. és buktuk a low latency imc-t...

Szerkesztette: SFIJ 2005. 10. 05. 00:08 -kor

[hvuk]

Idézet: SFIJ - Dátum: 2005. okt. 5., szerda - 1:05

...igy go RAMBUS.. és buktuk a low latency imc-t...

Ja igen, erre a DDR-2 = magas latency témakörre is akartam reagálni, de elfelejtettem. Ez az ami lassan nem igaz. A legjobb DDR-400-as memóriák 2-2-2-5-öt tudnak, míg a legjobb 800-as DDR-2 3-2-2-8-at. Nanosecundumban tehát a DDR-2-nek kisebb a késleltetése, mint a DDR-nek. Persze az igaz, hogy DDR memóriás gépeket lehet tuningolni, meg az is igaz, hogy ez a DDR-2 modul piszok drága, meg az is látszik, hogy az átlag DDR késleltetése kisebb, mint az átlag DDR-2-é, de az is látszik, hogy a DDR-2 már a közeljövõben is utoléri, sõt leelõzi késleltetésben a DDR-t. Nem véletlen, hogy az AMD most áll át DDR-2-re, semmi nem kényszeríti õket egyelõre erre a lépésre, tehát nyilván azért lépik meg, mert megéri.

Nyilván hasonló lesz majd igaz a DDR-2 -> DDR-3 váltásra is.

[SFIJ]

Idézet: hvuk - Dátum: 2005. okt. 5., szerda - 8:52

Ja igen, erre a DDR-2 = magas latency témakörre is akartam reagálni, de elfelejtettem. Ez az ami lassan nem igaz. A legjobb DDR-400-as memóriák 2-2-2-5-öt tudnak, míg a legjobb 800-as DDR-2 3-2-2-8-at. Nanosecundumban tehát a DDR-2-nek kisebb a késleltetése, mint a DDR-nek.

bekajaltad a marketingedumat. a DDR memmoriak 8 szavas burstoket tudnak es a busz 64 bites szervezesu, ami meglepo modon pont kiad egy 64 byte-os cacheline-t. a cpu ugyanis cacheline be, cachelinek ki tranzakciokat vegez. nagyon szep az, hogy a cacheline burst merete rovidul, "hudenagyongyorsak lettunk" ellenbeger a burstkezdetek tavolsaga nemigazan. ez az, ami 60ns + logika kesleltetese szintrol leesett 40ns + logika kesletetese szintre. igaz jo az, ha a logika kesletetese csokken, de a konstans holtidos tag (cell access time) barhogy is riszaljak a gyartok a segguket, az marad, mert DRAM "rendszerparameter". idealis esetben tehat futhatnal 40n-os burstoket egymas utan (zerus logika kesleltetes). Igy a cucc vege 1.5GByte/s. A cell RDRAMos megoldasnak a vege meg valahol 25GByte/s ugyan, de iszonyat arat fizetunk a latency oltaran.

Szerkesztette: SFIJ 2005. 10. 05. 16:40 -kor

[hvuk]

Idézet: SFIJ - Dátum: 2005. okt. 5., szerda - 17:34

bekajaltad a marketingedumat. a DDR memmoriak 8 szavas burstoket tudnak es a busz 64 bites szervezesu, ami meglepo modon pont kiad egy 64 byte-os cacheline-t. a cpu ugyanis cacheline be, cachelinek ki tranzakciokat vegez. nagyon szep az, hogy a cacheline burst merete rovidul, "hudenagyongyorsak lettunk" ellenbeger a burstkezdetek tavolsaga nemigazan. ez az, ami 60ns + logika kesleltetese szintrol leesett 40ns + logika kesletetese szintre. igaz jo az, ha a logika kesletetese csokken, de a konstans holtidos tag (cell access time) barhogy is riszaljak a gyartok a segguket, az marad, mert DRAM "rendszerparameter". idealis esetben tehat futhatnal 40n-os burstoket egymas utan (zerus logika kesleltetes). Igy a cucc vege 1.5GByte/s. A cell RDRAMos megoldasnak a vege meg valahol 25GByte/s ugyan, de iszonyat arat fizetunk a latency oltaran.

Ezt nem értem. Úgy általában sem, ezárt kifejthetnéd jobban, meg azt sem értem, hogy itt te a DDR és a DDR-2 közti különbségrõl beszélsz vagy pedig a DDR-x és a Rambus közti különbségrõl? Csak azért kérdem, mert a Rambust én szóba sem hoztam, te meg úgy látom, hogy itt azzal foglalkozol.

[Asker]

A fentieket látva akkor már mérte ne legyen ez is:

Idézet

The question(s) for Merom/Conroe is what will Intel use that 4-issue capability to do? Does the 4-issue capability mean that the FP alus will be doubled? What will the vector load/store limitations be per cycle?

If Merom/Conroe fully double the FP alus, and can load or store 2 vectors per cycle, then the capability will match G5 vector SP per cycle. (Except that the fmadd on altivec allows a four-issue machine (G5) to issue an integer instruction per cycle for pointer arithmetic, which M/C will otherwise need to burn some issue slots in loops for, but this can be minimized.) If not they won't.

sztetek?

Szerkesztette: Asker 2005. 10. 06. 13:30 -kor

[special]

Asker, ha valaki áthajt a piroson, attól neked még mindig nem szabad.

[hvuk]

Idézet: special - Dátum: 2005. okt. 6., csütörtök - 14:00

Asker, ha valaki áthajt a piroson, attól neked még mindig nem szabad.

Jó, akkor én is átmegyek a piroson!

Csatlakoztam a HWSW SETI@HOME csapatához.

[SFIJ]

Idézet: hvuk - Dátum: 2005. okt. 6., csütörtök - 10:16

Ezt nem értem. Úgy általában sem, ezárt kifejthetnéd jobban, meg azt sem értem, hogy itt te a DDR és a DDR-2 közti különbségrõl beszélsz vagy pedig a DDR-x és a Rambus közti különbségrõl? Csak azért kérdem, mert a Rambust én szóba sem hoztam, te meg úgy látom, hogy itt azzal foglalkozol.

rajzolni kéne úgy érthetõbbé válna, de most nincs rajzeszközöm. Ha elolvasod Jon "Hannibal" strokes DRAM guilde-jait, minden megvilágosodik azonnal

[special]

?

note: a DRAM chip órajele kostans 100 MHz minden esetben. mondjuk ezeken nem látszanak a burstok.

Szerkesztette: special 2005. 10. 07. 08:16 -kor

[alvaro]

Idézet: special - Dátum: 2005. okt. 7., péntek - 9:14

?

note: a DRAM chip órajele kostans 100 MHz minden esetben. mondjuk ezeken nem látszanak a burstok.

most akkor az idozitesek a belso multiplexerek es egyeb bigyok miatt romlanak azonos orajelen?

Szerkesztette: alvaro 2005. 10. 07. 09:22 -kor

[Asker]

Idézet

The question(s) for Merom/Conroe is what will Intel use that 4-issue capability to do? Does the 4-issue capability mean that the FP alus will be doubled? What will the vector load/store limitations be per cycle?

If Merom/Conroe fully double the FP alus, and can load or store 2 vectors per cycle, then the capability will match G5 vector SP per cycle. (Except that the fmadd on altivec allows a four-issue machine (G5) to issue an integer instruction per cycle for pointer arithmetic, which M/C will otherwise need to burn some issue slots in loops for, but this can be minimized.) If not they won't.

Vki vélemény?

[SFIJ]

Idézet: alvaro - Dátum: 2005. okt. 7., péntek - 9:21

most akkor az idozitesek a belso multiplexerek es egyeb bigyok miatt romlanak azonos orajelen?

special leírta a lényeget. a DRAm csipek továbbra is 100MHz-en ketyegnek az erre számított effektív CL2-vel. timing kb így néz ki:

<ras precharge ><COMMAND><cas latency><DATA BURST><ras precharge>...

Ebben a struktúrában a belsõ 128/256/512 bites szervezés kizárólag a data burst (64 byte) átvitelét nyomja össze idõben, DDR esetén az SDR felére, DDR2 esetén negyedére, DDR3 esetén nyolcadára. A baj ezzel a stuktúrával az, hogy a ras precharge, a command idõ ami a ras-to-cas latency-t meg a row/column adress szükséges kitartási idejeit illeti (ez utóbbiak általában 1T idejûek), az változatlan. A CAS latency meg 100MHz-re 2 vagy 3, igy DDR-re már 4 vagy 6, DDR2-re meg 6 vagy 8... DDR óta a cacheline be/ki mûveletben sajnos már nem a dat burst hossza, hanem az megcímzési "zsír" dominál. Az összes cuccban ugyan az a 100MHz-es SDR belbecs van, amit már lassan 10 éve ismerünk.

Special árbájában a 3.2GByte/s meg 6.4GByte/s csak a data burst idejére állnak, fel a "zsír" ideje alatt nuku adatforgalom van. Amikor az 1.5GByte/s-t írtam na ez az "effektív" elméleti limit és arra vonatkozik, amikor a DATA burst ideje tart vehemensen a 0 felé

Szerkesztette: SFIJ 2005. 10. 09. 02:04 -kor

[SFIJ]

Idézet: Asker - Dátum: 2005. okt. 8., szombat - 10:28

Vki vélemény?

nincsenek FP ALU-k a processzorok praxisában, sose voltak. az ALU az integer UNIT. innentõl kezdve nem értem mirõl makog a csákó.

[Asker]

Idézet: SFIJ - Dátum: 2005. Oct. 9., Sunday - 1:57

nincsenek FP ALU-k a processzorok praxisában, sose voltak. az ALU az integer UNIT. innentõl kezdve nem értem mirõl makog a csákó.

Ars Technicából van...

[hvuk]

A HP Opteron szerverei új TPC-C csúcsokat állítottak fel. Mind a 2- mind a 4 utas X-86 szerverek között új csúcsot állítottak fel a 280 és a 880-as processzorokkal. A 4 processzoros DL585 200 ezer TPM feletti eredményt produkált, amivel még a 4 procis 1.9 GHz-es Power 5-ös IBM rendszert is elverte.

[Vajonész]

Idézet: hvuk - Dátum: 2005. okt. 9., vasárnap - 19:13

A HP Opteron szerverei új TPC-C csúcsokat állítottak fel. Mind a 2- mind a 4 utas X-86 szerverek között új csúcsot állítottak fel a 280 és a 880-as processzorokkal. A 4 processzoros DL585 200 ezer TPM feletti eredményt produkált, amivel még a 4 procis 1.9 GHz-es Power 5-ös IBM rendszert is elverte.

Egész jó eredmény, még akkor is ha az csak 2 Power5(az IBM-nél hagyományosan 1 core = 1 proc) volt a hivatkozott rendszerben.

[hvuk]

Idézet: Vajonész - Dátum: 2005. okt. 10., hétfõ - 12:53

Egész jó eredmény, még akkor is ha az csak 2 Power5(az IBM-nél hagyományosan 1 core = 1 proc) volt a hivatkozott rendszerben.

Tényleg. A részletes riportból már kiderül, hogy csak 2 processzorról van szó. Bár ott is csak a 2x36 MByte cache árulkodó.

Viszont nagyon durva a cucc ára. 700 ezer dollár. Nem semmi. Jó, van benne 128 giga memória, de azért így is kemény ár egy 2 processzoros rendszerért.

[SFIJ]

Idézet: hvuk - Dátum: 2005. okt. 10., hétfõ - 16:21

Tényleg. A részletes riportból már kiderül, hogy csak 2 processzorról van szó. Bár ott is csak a 2x36 MByte cache árulkodó.

Viszont nagyon durva a cucc ára. 700 ezer dollár. Nem semmi. Jó, van benne 128 giga memória, de azért így is kemény ár egy 2 processzoros rendszerért.

hat mivel a teljesitmenye osszemerheto a kerdeses IBM gep teljesitmenyevel, majd hulye lesz a HP ezer dollarert arulni

[hvuk]

Idézet: SFIJ - Dátum: 2005. okt. 10., hétfõ - 17:49

hat mivel a teljesitmenye osszemerheto a kerdeses IBM gep teljesitmenyevel, majd hulye lesz a HP ezer dollarert arulni

Nem a HP gép kerül 700 ezerbe, hanem az IBM. Illetve legyünk precízek: lehet, hogy a HP gép is 700 ezerbe kerül, de az IBM biztosan. De persze nem valószínû, a legjobban felszerelet 585-ös szerintem olyan 80-100 ezer dollár lehet. Igaz abban csak 64 giga memória lehet. Upd: elvileg 64 giga lehet, de csak 32 tudtam bekonfigurálni. Lehet, hogy béna vagyok? :confused:

Szerkesztette: hvuk 2005. 10. 10. 21:53 -kor